“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后禁受媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”技艺的见识时，黄仁勋给出了一个颇为走马看花的评价：“这对华为来说是冲破，但对台积电并不是防止。”

他以为台积电使用芯片堆叠和3D封装技艺照旧快10年，台积电的技艺很是先进，“华为使用这种技艺，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，甚而加多3到4倍，这是一种很是好的技艺，但台积电和台湾领有这项技艺照旧10年。”

这一评价听起来公允，实则诱骗在一个根人性的歪曲之上。黄仁勋把华为的逻辑折叠当成了台积电教训了近十年的3D封装技艺的同类物。他想说的是“你们作念的那些东西，台积电十年前就照旧作念了”。但问题是，逻辑折叠和传统3D封装，根蒂不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢技艺，它将正本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使症结旅途走线长度谴责50%到80%，大幅谴责了信号传播的RC负载。

但这听起来似乎便是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个很是骨子的层面：2.5D/3D封装的中枢是流通照旧成型的沉寂裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在策绘制纸阶段就从根蒂上谴责了信号的物理传输距离。逻辑折叠改变的是“信号自身要走多远”，而2.5D/3D封装改变的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠骨子上是芯片策画层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联技艺。二者处于皆备不同的技艺详细层级，科罚的是不同维度的问题。

打个比喻就更好认识了。传统的2.5D封装就像把两个沉寂的房间搬到归拢层楼，中间修一条走廊（硅中介层）让它们不错彼此来去。3D封装更进一步，就像把两栋沉寂的楼叠起来，中间装几部电梯（TSV硅通孔），粗放楼上楼下串门。

但无论如何作念，HBM和GPU骨子上仍然是两栋沉寂的楼、两个物理上皆备分离的芯片。

而逻辑折叠呢？它是在策画一栋大楼里面的房间布局时，就把正本应该放在东西两头且需要持续通讯的两个房间，平直一个放在一楼、一个放在它的正上方，中间不必走廊、不必电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“策画理念”的区别，不是“施工模式”的区别。

北京大学集成电路学院的一篇著述把这个区别讲得更彻底。著述提议了“真3D”与“赝3D”的范式区分：赝3D以通盘模块为最小单元被分到某一派die，模块里面的悉数轨范单元势必位于归拢派die；真3D则撑捏模块内解放区分，归拢模块内的轨范单元不错被分散到不同die，策画空间更大。在优化空间上，赝3D在每片die上各自进行优化，大都复用传统2D芯片的EDA用具，不允许跨die逻辑变换、出动等操作；真3D则将多die构建的全体空间行为策画空间，各策画阶段均在竣工的三维策画空间中进行搜索和寻优，不截至跨die逻辑变换、出动等操作。

逻辑折叠把物理肃除的最小单元从“die”鼓励到了“轨范单元在三维空间中的位置”。这才是竟然的底层范式迁移。台积电的CoWoS、SoIC等先进封装技艺虽然优秀，但它们的责任对象是多颗沉寂制造的die；逻辑折叠的责任对象是归拢颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在策画积木时局时就沟通如何让它我方站得更稳”。

这小数黄仁勋似乎并莫得耀眼到。他把逻辑折叠归类为“芯片堆叠和3D封装技艺”，说他“台积电十年前就有了”，这个判断自身就把华为的技艺和台积电的代工才气拉到了归拢个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根蒂不是归拢条赛谈。

再看另一个层面的各异：先进封装的性能上风，必须与先进制程深度绑定才能皆备发扬。举例台积电的CoWoS封装便是与N2 2nm制程配套策画的，两者缺一都会导致收益大幅缩水。而华为逻辑折叠的中枢冲破碰巧在于，在皆备不大幅改变现存制程节点的前提下，亚搏(中国)一站式服务官方网站仅通过策画层面的创新，就肃除了单代55%的晶体管密度汲引。这一跳跃，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时约莫3年。

华为麒麟2026芯片便是最佳的解释。比较麒麟9030 Pro，麒麟2026的晶体管密度大幅汲引了53.5%，达到了238MTr/广大毫米，这意味着每广大毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺捏平，接近初代台积电3nm。同期，SoC性能核能效汲引41%，最高主频汲引近13%。这些数字不是靠削弱线宽、更换制程得来的，而是在策画端硬生生“挤”出来的。

更进攻的是，这只是是开动。何庭波在演斗殴论文中给出了涌现的阶梯图：从2026年到2031年，沿着韬定律旅途，晶体管密度将捏续汲引，展望2031年将冲破400MTr/mm²，CPU大核频率将冲破5GHz。

到当时，基于韬定律的高端芯片晶体管密度宗旨，将达到1.4纳米芯片制程的同等水平。也便是说，一条不依赖EUV、不依赖几何缩微的技艺旅途，不错在5年内追平现时最先进制程的性能水平。台积电是不是领先10年？要是看的是“策画理念”这条新赛谈，谜底或许并不那么细目。

天然，这条路并不好走。韬定律要竟然落地，需要的远不啻芯片策画厂商一家的奋勉。何庭波在论文中说得很是率直：“大都通达问题，无单一组织可沉寂科罚——用具链、轨范、基准、器件物理、经济模子均需跨界互助。”

逻辑折叠暗意

其中最难啃的骨头便是EDA用具链。传统的2D策画经由乃至现行的“赝3D”策画经由，已不及以承载逻辑折叠的后劲。要竟然肃除逻辑折叠，物理策画必须在竣工的三维空间中搜索，模块内区分、跨die互连与垂直热旅途优化要在归拢个优化框架下协同求解。

好音信是，北京大学集成电路学院照旧在这方面赢得了症结进展。该学院构建了面向逻辑折叠的“真3D”物理肃除EDA用具原型，遮蔽布局有计划和布局两个阶段，并通过GPU加快撑捏千万级实例规模。比较现时最具代表性的赝3D策画经由，该用具赢得了平均约30%的线长缩减和赫然的时序改善，在热感知方面启用汇集优化后峰值温度平均着落3%以上。

韬定律的想想内核，骨子上是一场从“几何想维”到“系统想维”的范式转变。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把悉数东谈主拉到归拢个账本前，全部用时间单元来算账。工艺群众省下的5皮秒，和架构师、软件群众省下的5皮秒，在总账本里的权重一模相通。夙昔作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，环球谈话欠亨。当今τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更庸俗的明白偏差：在摩尔定律的旧范式下浸润了太久，好多东谈主照旧习气了用“几何尺寸”“封装时局”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到极度，最初进制程的老本飙升到难以承受，华为提议的是一条用“系统工程的整合才气”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图越过台积电，而是致力于于“换谈超车”。

黄仁勋说“台积电领先10年”，没错，要是只看3D封装这种制造工艺层面的话。但逻辑折叠根蒂不是3D封装，它是一项策画理念层面的纠正。把两件处于皆备不同详细层级的技艺放在一齐比较亚搏(中国)一站式服务官方网站，然后断言谁领先谁10年，这自身便是一个畛域错误。大致说得更平直小数：黄仁勋或许并莫得负责读何庭波的那篇论文。